FPGA-CPLD设计工具—Xilinx ISE使用

下载资料简介：
《FPGA-CPLD设计工具—Xilinx ISE使用》超星版电子书
第1章　ISE系统简介　1
1.1　FPGA/CPLD简介　1
1.1.1　FPGA/CPLD的基本原理　2
1.1.2　FPGA和CPLD的特点　7
1.2　FPGA/CPLD的设计流程　9
1.3　ISE系列产品的特点　11
1.3.1　特点综述　11
1.3.2　ISE的新增特性　12
1.4　ISE 6.x支持的器件　14
1.5　ISE的4个软件系列　14
1.6　ISE的系统配置与安装　18
1.6.1　推荐的系统配置　18
1.6.2　ISE 的安装　19
1.7　ISE中集成工具及其基本功能　21
1.8　常用专有名词解释　27
1.9　小结　29
1.10 问题与思考　29


第2章　工程管理器与设计输入工具　31
2.1　ISE工程管理器──Project Navigator　31
2.1.1　Project Navigator综述　31
2.1.2　Project Navigator的用户界面　32
2.1.3　使用Project Navigator创建并管理工程　38
2.2　HDL语言的输入工具──HDL Editor　43
2.2.1　HDL Editor综述　43
2.2.2　源代码输入的好助手──Language Templates　44
2.3　状态机输入工具──StateCAD　45
2.3.1　StateCAD综述　46
2.3.2　StateCAD的用户界面　46
2.3.3　使用StateCAD设计状态机　51
2.4　原理图输入工具──ECS　62
2.4.1　ECS综述　63
2.4.2　ECS的用户界面　63
2.4.3　使用ECS完成原理图输入设计　66
2.4.4　使用ECS进行混合设计的方法　73
2.5　IP核生成工具──CORE Generator　74
2.5.1　CORE Generator综述　74
2.5.2　CORE Generator的用户界面　75
2.5.3　使用CORE Generator生成IP核的方法与技巧　78
2.6　测试激励生成器──HDL Bencher　83
2.6.1　HDL Bencher综述　83
2.6.2　使用HDL Bencher生成测试激励　85
2.7　设计结构向导──Architecture Wizard　91
2.7.1　Architecture Wizard综述　91
2.7.2　Architecture Wizard使用方法　91
2.8　小结　94
2.9　问题与思考　94


第3章　仿真工具　95
3.1　ModelSim的用户接口　97
3.1.1　行为仿真　99
3.1.2　时序仿真　101
3.1.3　高级设置　102
3.2　ModelSim仿真窗口综述　104
3.3　仿真环境的建立　114
3.3.1　各仿真切入点需要的库文件　114
3.3.2　仿真库文件说明　115
3.3.3　库文件编译　116
3.3.4　仿真库的命名　120
3.4　一个简单的仿真示例　121
3.4.1　在ModelSim环境下进行仿真　121
3.4.2　在ISE集成环境中进行仿真　128
3.5　ModelSim中的调试方法　130
3.5.1　源文件窗口调试　130
3.5.2　波形窗口调试　132
3.5.3　数据流窗口调试　135
3.5.4　存储器窗口调试　140
3.5.5　变量窗口调试　142
3.5.6　列表窗口调试　145
3.6　ModelSim的其他常用操作　146
3.6.1　自动仿真　146
3.6.2　WLF文件　149
3.6.3　波形比较　151
3.6.4　SDF文件　156
3.6.5　VCD文件　157
3.7　小结　159
3.8　问题与思考　159


第4章　ISE中集成的综合工具　161
4.1　新兴的高效综合工具──Synplify/Synplify Pro　161
4.1.1　Synplify/Synplify Pro 的功能与特点　161
4.1.2　Synplify Pro的用户界面　168
4.1.3　Synplify Pro综合流程　171
4.1.4　Synplify Pro的其他综合技巧　193
4.2　Xilinx最早的合作伙伴──Synopsys综合工具　205
4.2.1　设计流程　206
4.2.2　FE综合优化过程　208
4.2.3　FST操作说明　217
4.3　Xilinx内嵌的综合工具──XST　220
4.3.1　XST综述　220
4.3.2　XST综合属性设置　221
4.3.3　使用XST的综合流程　226
4.4　全局时钟与第二全局时钟资源　229
4.4.1　全局时钟资源简介　229
4.4.2　常用的与全局时钟资源相关的Xilinx器件原语　230
4.4.3　Xilinx全局时钟资源的使用方法　232
4.4.4　使用Xilinx全局时钟资源的注意事项　233
4.4.5　第二全局时钟资源　235
4.5　小结　236
4.6　问题与思考　236


第5章　约束　237
5.1　概述　237
5.2　时序约束　239
5.2.1　周期约束(PERIOD约束)　239
5.2.2　偏移约束(OFFSET约束)　242
5.2.3　专门约束　245
5.3　分组约束　248
5.3.1　TNM约束　248
5.3.2　TNM_NET约束　251
5.3.3　TIMEGRP约束　251
5.3.4　TPTHRU约束　252
5.3.5　TPSYNC约束　252
5.4　约束编辑器──Constraints Editor　253
5.4.1　Constraints Editor的用户界面　253
5.4.2　附加全局约束　254
5.4.3　附加端口约束　256
5.4.4　附加分组约束和时序约束　257
5.4.5　附加专用约束　261
5.5　引脚与区域约束编辑器──PACE　262
5.5.1　PACE的用户界面　263
5.5.2　附加区域约束　266
5.5.3　附加I/O引脚约束　267
5.6　约束文件　268
5.6.1　约束文件的概念　268
5.6.2　UCF、NCF文件的基本语法规则　269
5.7　小结　271
5.8　问题与思考　271


第6章　辅助设计工具　273
6.1　时序分析器──Timing Analyzer　273
6.1.1　时序分析器的用户界面　274
6.1.2　时序分析器的作用及设计流程　275
6.1.3　基本时序路径　276
6.1.4　时序分析器的使用方法　282
6.2　布局规划器──Floorplanner　286
6.2.1　布局规划器的用户界面　286
6.2.

备注：：
本站收集200多G的绝对实用的电子资料,但是站长还是个身无分文的学生,没有钱购买服务器,大量的资料没有办法供大家下载。但是，站长对这些资料进行了细致的分类，给大家一个资料索引,让大家更好的收集相关领域资料。本站资料部分来自互联网，朋友们可以在互联网上搜索到这些资料。当站长把资料整理完毕(大概需要1个月)后，会想办法让这些资料跟大家见面，也许用BT供大家下载,请大家耐心等待！