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用CPLD 实现视频字符的显示
视频字符的显示原理是将字符点阵信号与原始视频信号叠加。在视频图像上实时叠加字符, 可以及时将关键的数据和工作状态显示出来, 既醒目又直观, 因此视频字符显示技术得到了广泛的应用。文中介绍一种视频字符显示方法, 该方法利用CPLD (Complex Programmable Logic Device, 复杂可编程逻辑器件) 与单片机实现视频字符的显示功能, 即通过监视器实时显示所需观测的字符信息。实验证明用这种方法设计的电路性能稳定且 易于维护。
英文摘要：The principle of displaying a video character is that a character dot matrix signal is superimpo sed upon an o riginal video signal. The key data and work ing state can be st rik ingly disp layed on themonitor by superimpo sing some characters upon a video picture. Therefore, the technology of video character display is widely used. In this paper, a method of video character display , which uses CPLD along with a single chip microcomputer to realize the function of video character display and to show the real-time characters required to be viewed on the monitor, is presented. The experiments indicates that the circuit designed with this method is characterized by the stable perfo rmance and easy maintenance.
引 言
视频字符显示电路可以在监视器的指定位置 显示需要的字符信息, 为工作人员观测数据及实时 了解系统的工作状态提供一种最直观的方式。视频 字符的显示原理是将字符点阵信号与原始视频信 号进行叠加。首先, 将需要显示的字符以点阵形式 固化在ROM 芯片中, 每一个字符都是依据其笔划 由M 行N 列的亮暗点阵构成, 亮点即为数字信号 “1”, 表示该点为高电平, 该点信号与原始视频叠加 后在监视器上显示为白色; 暗点即为数字信号“0”, 表示该点为低电平, 该点信号与原始视频叠加后, 监视器该位置处只显示原始视频。随后, 将字符点 阵信号转换成10 MHz 的数据流, 即实现了与原始 视频的同步, 这时的字符点阵信号与原始视频叠 加, 就可以在监视器上实时地显示出带有字符信息 的视频信号。 视频字符显示电路主要包括信号处理器、程序 存储器、字符点阵存储器、行及列同步计数器和串 并转换电路等。用CPLD 器件可以实现其中的行 和列同步计数器及串并转换等复杂电路的设计, 简 化了硬件结构, 提高了电路的稳定性。尤其是 CPLD 内部电路可根据工作系统的具体要求进行设计, 而不需要改变整个电路结构, 大大提高了电路应用的灵活性。
2. 2 CPLD 内部电路设计
CPLD 是可编程逻辑器件的一种, 适合于复杂 时序及组合等逻辑电路的设计, 具有性能高、集成 度高、设计容易和开发周期短的特点。应用CPLD 设计的电路具有较高的性价比。目前, 在可编程逻 辑器件的市场份额中所占比重较大的主要是Altera 公司和Xilinx 公司的产品, 这两家公司都有支 持其产品开发的相应软件, 软件功能都比较完善。 在视频字符显示电路中采用一片Altera 公司的 EPM7128 芯片即可实现电路功能。EPM7128 是以 第二代多阵列矩阵(MAX) 结构为基础的高性能 CMOS EEPROM 器件, 其高密度PLD (Programmable Logic Devices, 可编程逻辑器件) 为2500可用门。CPLD 内部电路原理框图如图2 所示, 其 行和场同步信号由原始视频经同步分离得到, 10 MHz 信号由晶振提供, 这三路信号是CPLD 内 部电路的时钟信号。CPLD 内部电路包括以下几部分。 (3) 将字符地址生成电路所产生的字符地址 信号输送至程序存储器ROM 的地址端, 从ROM 的相应地址读出字模数据, 该数据即是所要显示的 字符点阵数据。 (4) 串并转换电路将从ROM 中读出的字模 数据由并行输入方式转换成串行输出方式, 并以 10 MHz 的频率输出, 实现与原始视频的同步。 CPLD 内部电路可以采用逻辑电路图和硬件 描述语言等方式进行设计, 其中硬件描述语言包括 VHDL 公司、Verilog HDL 公司和Altera 公司的 硬件描述语言AHDL。本电路设计采用的语言 (VHDL 语言标准、规范且硬件描述能力强) 便于 阅读和使用。将CPLD 内部电路稍加改动即可实 现图形和字符的同时显示, 电路设计简单且灵活。
