基于DSP +MCU技术的新型故障录波器

中文摘要:

  介绍了采用嵌入式技术和CPLD技术的双CPU故障录波器的原理、结构及其特点。该装置具有高速 采样、测量精度高、连续测量相量及动态回放、录波时间长等优点,可以实现装置间的同步采样,从而构造电网 动态监视和控制系统。

英文摘要：

  The principles, structure and characteristics of a new fault recorder based on the technology of DSP +MCU double CPUs are described. The embedded and CPLD technologies are used in the device. The recorder has some advantages, such as high-speed samplings, high-accuracymeasurement, continuous phase recording and recurring, and longtime fault recording, et al. If synchronous-sampling based on the GPS is used in the devices, a dynamic monitoring and control system for power network will be erected.

1　总体结构
     故障滤波器采用嵌入式系统设计,包括故障测 量单元和故障管理单元两个功能模块。 故障测量单元是整个装置的核心部分, 采用 DSP +MCU的双CPU 结构(如图1) 。故障测量单 元分成数据采集处理和数据通信系统、存储控制系 统两个子系统。测量单元使用CPLD来控制、协调 两个子系统的工作。他们利用共享存储器双口 RAM来进行数据交换。
2. 2　数据通信存储系统设计
     数据通信存储系统的CPU采用摩托罗拉的32 位嵌入式微处理器MCF5272,具有32 位地址和数 据寻址能力,工作主频为66 MHz,处理指令速度最 高可达2. 1 MIPS。它的处理能力已远超现有故障 录波器的CPU (单片机)处理能力。同时,MCF5272 集成有10 /100M以太网控制器和一个USB 模块, 使得录波器通讯方式多样化,也便于将来故障录波器联网。 为了满足实时性的要求,MCU采用嵌入式操作 系统uC /OS2Ⅱ,安全、稳定、可靠,完全满足故障录 波器实时、可靠的要求。 数据交换采用双端口方式(RAM是IDT7027) , 存储容量可达32 k ×16,并提供两套独立的控制、地 址和输入(输出)引脚,这样可以同步读(写)存储器 中任一地址单元中的内容。为了避免DSP和MCU 在同一时间内对同一共享存储单元访问时发生冲 突,两个CPU的地址信号和读写控制信号全部接入 DRAM的仲裁电路,以防发生操作冲突。在CPLD 控制逻辑控制下,MCU 从DRAM中读取DSP写入 的数据,进行录波启动判断。主CPU模块中有一大 容量的环形存储区, MCU从DRAM读取的数据经 处理后不断地写入该环形存储区、不断地更新。 GPS模块不但提供10 kHz的采样信号,并且为 装置提供了用于校准时的秒脉冲信号1 PPS,以校 准整个装置的时钟精度。系统时间在GPS授时脉 冲精度不低于1μs的前提下,最大的对时误差为5 μs,使得录波数据上的时间标签分辨率达到了1 ms。装置也可以串口方式收发GPS时钟信号,实现 装置GPS时间级联,保证了在分布式安装方式下采样 时间的一致性及精度,保证了双端测距的精度。