Verilog基础知识

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硬件描述语言 Hardware Description language 是硬件设计人员和电子设计自动化
EDA 工具之间的界面其主要目的是用来编写设计文件建立电子系统行为级的仿真
模型即利用计算机的巨大能力对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真
然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表Netlist根据
网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模
型仿真验证无误后用于制造ASIC芯片或写入epld和FPGA器件中
在EDA技术领域中把用 hdl 语言建立的数字模型称为软核soft core把用 HDL
建模和综合后生成的网表称为固核 hade core 对这些模块的重复利用缩短了开发时间
提高了产品开发率提高了设计效率
随着PC平台上的eda工具的发展pc 平台上的Verilog和VHDL 仿真综合性
能已相当优越这就为大规模普及这种新技术铺平了道路目前国内只有少数重点设计单
位和高校有一些工作站平台上的eda工具而且大多数只是做一些线路图和版图级的仿
真与设计只有个别单位展开了利用Verilog 和vhdl 模型包括可综合和不可综合
的进行复杂的数字逻辑系统的设计随着电子系统向集成化大规模高速度的方向发
展 HDL语言将成为电子系统硬件设计人员必须掌握的语言

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